В начале 2026 года эксперты по полупроводникам из Techinsights опубликовали первую оценку N+3-процесса китайского производителя SMIC (Semiconductor Manufacturing International Corporation). Его плотность транзисторов примерно соответствует уровню 6-нм процесса N6 компании TSMC. Оценка основывалась на анализе Huawei Kirin 9030 — однокристальной системы (SoC) для мобильных телефонов.
Его также проанализировала компания Semianalysis (открывается в новом окне) в своей недавно созданной лаборатории стоимостью несколько миллионов долларов США. Semianalysis приходит к тому же выводу, что и Techinsights, но предоставляет значительно больше данных, а также электронно-микроскопические снимки структуры транзисторов и слоев проводников. Они показывают: на уровне транзисторов N+3 даже немного превосходит N6 от TSMC, как демонстрирует сравнение с Helio C99 от Mediatek.
Так, расстояние между ребрами транзисторов (Fin Pitch) составляет от 30 до 32 нм (SRAM и логика). SMIC изготавливает ребра с использованием технологии самовыравнивания с четверным мультиплицированием (SAQP, g+), при этом шаблон мандреля повторяется каждые 128 нм. Однако в логических ячейках удаляется значительно больше ребер (Fin depopulation), чем в SRAM.
По структуре ребер SMIC также опережает TSMC: соотношение высоты к ширине составляет 9,5:1 вместо 7,8:1, ребра уже, а их концы менее скруглены. Все это обеспечивает лучшие переключательные характеристики.
Все немного меньше, чем у EUV-процесса TSMC
На уровне стандартных ячеек, каждая из которых содержит один N-канальный и один P-канальный МОП-транзистор, SMIC также немного опережает TSMC. Оба исследованных чипа используют стандартные ячейки с двумя ребрами на транзистор: N+3 имеет высоту ячейки 228 нм, в то время как для N6 Semianalysis измерила 238 нм.
Однако анализ приходит к выводу, что SMIC, вероятно, предлагает только одну библиотеку ячеек. В качестве причины аналитики предполагают менее производительное китайское программное обеспечение для автоматизации проектирования электроники (EDA). Зато Semianalysis обнаружила целых три типа SRAM с различной оптимизацией.
В целом аналитики приходят к выводу, что по сравнению с N6, первым массовым EUV-процессом TSMC, плотность транзисторов примерно на пять процентов выше (113,4 млн транзисторов/мм² против 107,7 млн транзисторов/мм²). Semianalysis получает несколько более низкие значения, чем Techinsights, которые указывали для N+3 120 млн транзисторов/мм². Однако N+3 является более сложным, чем N6.
Процесс SMIC более сложен
SMIC использует не только технологию Contact over Active Gate, но и размещает самый нижний слой проводников с шагом 32,5 нм, что очень плотно — плотнее, чем, например, Intel 18A с 36 нм в Panther Lake и N6 с 40 нм. Из-за этого проводники становятся уже (в среднем 22,5 нм у N+3 против 30 нм у N6), что потенциально означает более низкую проводимость.
Здесь SMIC также использует SAQP, а начиная с M1 достаточно самовыравнивания с двойным мультиплицированием (SADP). Однако SMIC уже доводит этот процесс до его практических пределов, чтобы достичь более высокой плотности проводников и, следовательно, большей гибкости при трассировке (прокладке соединений). Эта закономерность прослеживается почти через весь стек металлизации, хотя выбранный чип N6 ограничивает сопоставимость. Helio C99, как бюджетная модель, использует только одиннадцать уровней металлизации, в то время как Kirin 9030, как флагманская модель, использует четырнадцать.
Хотя N+3 отстает от других массовых процессов на пять лет — N6 был представлен TSMC в 2021 году — для SMIC этот процесс является значительным улучшением.